XCVU9P-2FLGA2104I - Sikui entegre, entegre, FPGAs (Field Programmable Gate Array)

Prensip operasyon:
FPGA yo sèvi ak yon konsèp tankou Logic Cell Array (LCA), ki gen twa pati anndan an: Blòk lojik configurable (CLB), Blòk Antre Sòti (IOB) ak Interconnect Interconnect.Field Programmable Gate Arrays (FPGA) se aparèy pwogramasyon ki gen yon achitekti diferan pase sikui lojik tradisyonèl yo ak etalaj pòtay tankou aparèy PAL, GAL ak CPLD.Lojik FPGA a aplike lè w chaje selil memwa estatik entèn yo ak done pwograme, valè ki estoke nan selil memwa yo detèmine fonksyon lojik selil lojik yo ak fason modil yo konekte youn ak lòt oswa ak I/. O.Valè ki estoke nan selil memwa yo detèmine fonksyon lojik selil lojik yo ak fason modil yo lye youn ak lòt oswa I/O yo, epi finalman fonksyon yo ka aplike nan FPGA, ki pèmèt pwogramasyon san limit. .

Konsepsyon chip:
Konpare ak lòt kalite konsepsyon chip, yon papòt ki pi wo ak yon koule konsepsyon debaz pi solid anjeneral obligatwa konsènan chips FPGA.An patikilye, konsepsyon an ta dwe byen lye ak schematic FPGA, ki pèmèt pou yon pi gwo echèl konsepsyon chip espesyal.Lè w itilize Matlab ak algoritm konsepsyon espesyal nan C, li ta dwe posib pou reyalize yon transfòmasyon lis nan tout direksyon e konsa asire ke li an liy ak panse aktyèl chip endikap.Si sa a se ka a, Lè sa a, li nesesè anjeneral konsantre sou entegrasyon an lòd nan eleman ak lang nan konsepsyon korespondan asire yon konsepsyon chip ka itilize ak lizib.Itilizasyon FPGA yo pèmèt debogaj tablo, simulation kòd ak lòt operasyon konsepsyon ki gen rapò ak asire ke kòd aktyèl la ekri nan yon fason e ke solisyon an konsepsyon satisfè kondisyon espesifik konsepsyon yo.Anplis de sa, algoritm konsepsyon yo ta dwe priyorite yo nan lòd yo optimize konsepsyon pwojè a ak efikasite nan operasyon an chip.Kòm yon designer, premye etap la se bati yon modil algorithm espesifik ki gen rapò ak kòd chip la.Sa a se paske kòd pre-konseye ede asire fyab nan algorithm la ak siyifikativman optimize konsepsyon an jeneral chip.Avèk debogaj plen tablo ak tès simulation, li ta dwe posib diminye tan sik la konsome nan konsepsyon chip la tout antye nan sous ak optimize estrikti an jeneral nan pyès ki nan konpitè ki egziste deja.Nouvo modèl konsepsyon pwodwi sa a souvan itilize, pou egzanp, lè yo devlope interfaces pyès ki nan konpitè ki pa estanda.

Defi prensipal la nan konsepsyon FPGA se vin abitye ak sistèm pyès ki nan konpitè ak resous entèn li yo, asire ke lang konsepsyon an pèmèt kowòdinasyon efikas nan eleman yo ak amelyore lizibilite ak itilizasyon pwogram nan.Sa a tou mete gwo demand sou designer a, ki bezwen jwenn eksperyans nan plizyè pwojè satisfè kondisyon yo.

 Konsepsyon algorithm la bezwen konsantre sou rezonab pou asire fini final la nan pwojè a, pwopoze yon solisyon a pwoblèm nan ki baze sou sitiyasyon aktyèl la nan pwojè a, ak amelyore efikasite nan operasyon an FPGA.Apre detèmine algorithm a ta dwe rezonab yo bati modil la, fasilite konsepsyon kòd la pita.Kòd ki fèt anvan yo ka itilize nan konsepsyon kòd pou amelyore efikasite ak fyab.Kontrèman ak ASIC yo, FPGA yo gen yon sik devlopman ki pi kout epi yo ka konbine avèk kondisyon konsepsyon pou chanje estrikti pyès ki nan konpitè, sa ki ka ede konpayi yo lanse nouvo pwodwi byen vit epi satisfè bezwen devlopman koòdone ki pa estanda lè pwotokòl kominikasyon yo pa gen matirite.