XC2C256-7TQG144C QFP144 xilinx chips 1.8V Antre-sorti kantite 118 FLASH PLD IC elektwonik

Atribi pwodwi

Rapòte Erè Enfòmasyon sou Pwodwi

View Menm jan an

Dokiman & Medya

Klasifikasyon anviwònman ak ekspòtasyon

 Yon aparèy lojik pwogramasyon konplèks (CPLD) se yon aparèy lojik ki gen ranje ak makrocelil konplètman pwogramab AK/OSWA.Macrocells yo se eleman prensipal yo nan yon CPLD, ki genyen operasyon lojik konplèks ak lojik pou aplike ekspresyon fòm nòmal disjunctive.AK/OSWA etalaj yo konplètman repwograme epi yo responsab pou fè divès fonksyon lojik.Macrocell kapab tou defini kòm blòk fonksyonèl ki responsab pou fè lojik sekans oswa konbinatwa.

 Yon aparèy lojik pwogramasyon konplèks se yon pwodwi inovatè konpare ak aparèy lojik pi bonè tankou etalaj lojik pwogramasyon (PLA) ak lojik Programmable Array (PAL).Aparèy lojik pi bonè yo pa te pwograme, kidonk lojik la te bati nan konbine plizyè chip lojik ansanm.Yon CPLD gen yon konpleksite ant PAL yo ak etalaj pòtay pwogramasyon jaden (FPGA).Li gen tou karakteristik achitekti tou de PAL ak FPGA.Diferans prensipal achitekti ant yon CPLD ak FPGA se ke FPGA yo baze sou tab rechèch, tandiske CPLD yo baze sou lanmè-of-gates.

Karakteristik komen nan CPLDs ak FPGA yo se ke yo tou de gen gwo kantite pòtay ak dispozisyon fleksib pou lojik.Lè nou konsidere ke karakteristik komen ant CPLD ak PAL yo enkli memwa konfigirasyon ki pa temèt.CPLD yo se lidè nan mache a nan aparèy lojik pwogramasyon, ki gen plizyè benefis tankou pwogram avanse, pri ki ba, yo pa temèt ak fasil yo sèvi ak.

 Akonplèks aparèy lojik pwogramasyon(CPLD) se yonaparèy lojik pwogramasyonak konpleksite ant sa dePAL yoepiFPGA yo, ak karakteristik achitekti nan tou de.Blòk prensipal CPLD a se yonmacrocell, ki gen aplikasyon lojikfòm nòmal disjunctiveekspresyon ak plis operasyon lojik espesyalize.

Karakteristik[edite]

Gen kèk nan karakteristik CPLD yo an komen akPAL yo:

• Memwa konfigirasyon ki pa temèt.Kontrèman ak anpil FPGA, yon konfigirasyon ekstènROMpa obligatwa, epi CPLD a ka fonksyone imedyatman sou demaraj sistèm lan.
• Pou anpil aparèy CPLD eritaj, routage kontrent pifò blòk lojik pou gen siyal antre ak pwodiksyon ki konekte ak broch ekstèn, sa ki redui opòtinite pou depo eta entèn ak lojik pwofondman kouch.Anjeneral, sa a se pa yon faktè pou pi gwo CPLD ak nouvo fanmi pwodwi CPLD.

Lòt karakteristik yo an komen akFPGA yo:

• Gwo kantite pòtay ki disponib.CPLD tipikman gen ekivalan a de milye a dè dizèn de milye depòtay lojik, sa ki pèmèt aplikasyon modéré konplike aparèy tretman done.PAL yo tipikman gen kèk santèn ekivalan pòtay nan pifò, pandan y ap FPGA yo anjeneral varye ant dè dizèn de milye ak plizyè milyon.
• Gen kèk dispozisyon pou lojik pi fleksib pasesòm-de-pwodwiekspresyon, ki gen ladan chemen fidbak konplike ant selil makro, ak lojik espesyalize pou mete ann aplikasyon divès fonksyon souvan itilize, tankounonb antye relatif aritmetik.

Diferans ki pi aparan ant yon gwo CPLD ak yon ti FPGA se prezans sou-chip memwa ki pa temèt nan CPLD a, ki pèmèt CPLD yo dwe itilize pou "loader bòt” fonksyon, anvan yo pase kontwòl sou lòt aparèy ki pa gen pwòp depo pwogram pèmanan yo.Yon bon egzanp se kote yo itilize yon CPLD pou chaje done konfigirasyon pou yon FPGA ki soti nan memwa ki pa temèt.^[1]

Distenksyon[edite]

CPLD yo te yon etap evolisyonè soti nan menm pi piti aparèy ki te vin anvan yo,PLA yo(premye anbake paSignetics), epiPAL yo.Sa yo nan vire te anvan palojik estandapwodwi yo, ki pa ofri okenn pwogramasyon epi ki te itilize pou konstwi fonksyon lojik pa fizikman fil elektrik plizyè chips lojik estanda (oswa dè santèn de yo) ansanm (anjeneral ak fil elektrik sou yon tablo sikwi enprime oswa tablo, men pafwa, espesyalman pou pwototip, lè l sèvi avèkvlope filfil elektrik).

Distenksyon prensipal ant achitekti aparèy FPGA ak CPLD se ke CPLD yo baze sou entèntab gade(LUTs) pandan y ap itilize FPGA yoblòk lojik.